近日，中国科学院计算技术研究所处理器芯片全国重点实验室在集成电路设计自动化（EDA）方向创新的三篇论文：面向时序电路多模态表征学习的《MOSS: Multi-Modal Representation Learning on Sequential Circuits》，面向时序电路故障仿真的《EPICS: Efficient Parallel Pattern Fault Simulation for Sequential Circuits via Strongly Connected Components》，以及面向自动测试向量生成的《PastATPG: A Hybrid ATPG framework for Better Test Compaction with Partial Assignment SAT》，被EDA领域顶级会议DAC 2025（Design Automation Conference，CCF-A类）接收。
论文
MOSS: Multi-Modal Representation Learning on Sequential Circuits
论文第一作者为实验室集成电路课题组硕士研究生王铭珺，合作作者包括实验室硕士研究生孙彬、李华伟研究员、叶靖副研究员、穆嘉楠助理研究员、香港中文大学余备教授及中科鉴芯有限公司的多位技术专家等。MOSS针对大规模时序电路的长程信息依赖和面对复杂 RTL 行为描述时功能监督不足的问题，提出了结合大语言模型（LLM）与图神经网络（GNN）的多模态时序数字电路表征框架。MOSS将寄存器（DFF）节点特征与逻辑单元对应的 RTL 描述的特征同时引入 GNN，增强对电路全局功能和局部结构的统一表征。同时根据节点功能特性进行聚类，对不同类型的标准单元采用差异化的聚合策略，大幅提升对复杂时序电路的表达能力。并且在 GNN 中使用前向和反向的异步传播策略，准确捕捉反馈路径上的时序依赖，提升对大规模时序电路的预测精度。实验结果表明，MOSS在数千门级到上万门级的时序电路上，同样显著降低了长程依赖带来的准确率衰减，在到达时间预测（Arrival Time Prediction）方面可达90%以上的准确率，同时还在跳变率（Toggle Rate）和功能等效性（Functional Equivalence）等任务上取得了优异表现，充分验证了将RTL全局功能信息与电路图结构局部细节融合的有效性。
图1 多模态时序数字电路表征框架MOSS
论文
EPICS: Efficient Parallel Pattern Fault Simulation for Sequential Circuits via Strongly Connected Components
论文第一作者为实验室集成电路课题组硕士研究生王铭珺，合作作者包括李华伟研究员、叶靖副研究员、穆嘉楠助理研究员以及中科鉴芯有限公司的多位技术专家等。EPICS聚焦安全关键应用下大规模时序电路的故障仿真耗时难题。时序电路中的反馈回路（Feedback loops）需要在多个时钟周期展开仿真，易产生重复事件触发与时序依赖，导致并行向量仿真方法在应用于时序电路时并行度很低。论文通过在并行向量（Parallel-Pattern）和事件驱动（Event-Driven）相结合的混合框架中引入强连通分量（SCC）分析，将规模较小的简单环路节点融合为更大单元，减少反馈边带来的多次事件调度；结合DFF预测与懒传播策略，为大环路选取合适的入口节点，降低错误传播与重复仿真，从而极大降低了由循环依赖和冗余计算引发的仿真开销。实验结果表明，EPICS在多套真实电路上的仿真结果对比商用工具获得数倍加速效果；同时与现有学术工作相比也获得大幅度的性能提升。
图2 时序电路故障仿真加速框架EPICS
论文
PastATPG: A Hybrid ATPG framework for Better Test Compaction with Partial Assignment SAT
论文第一作者为实验室集成电路课题组博士研究生晁志腾，合作作者包括李华伟研究员、叶靖副研究员、穆嘉楠助理研究员，以及中科院软件所、中科鉴芯有限公司的多位技术专家等。在数字电路可测试性设计过程中，结构化ATPG（自动测试向量生成）技术被广泛用于为待测电路生成故障的测试向量集。虽然SAT ATPG作为传统结构化ATPG方法的有力补充，在检测难测故障时展现出优势，但与结构化ATPG能够进行包含不确定位（X）的逻辑运算不同，现有的SAT求解器常常只能生成固定的0/1比特值，这导致了SAT ATPG生成的测试向量中确定位的比例过高，不利于在后续的测试向量精简过程中对测试向量尽可能进行合并。因此，SAT ATPG生成的向量数量呈现出显著的膨胀，带来很高的测试成本，制约了SAT ATPG的工业应用。针对这一问题，论文提出了一种基于开源SAT求解器MiniSat的改进算法——PA-MiniSat，该算法能够尽可能多地生成包含X位的测试向量，从而优化了ATPG系统中的测试向量精简过程。实验结果表明，与传统方法相比，基于PA-MiniSat构建的ATPG框架Past-ATPG在难测故障集合上能够减少约35%的测试向量数量，并且在全故障集合上减少了约10%的向量数量。
图3 PastATPG流程框图
DAC是电子设计自动化领域的国际顶级会议，主要聚焦集成电路设计、芯片设计方法学、电子系统自动化工具及其软硬件协同优化技术的前沿研究成果。自1964年创办以来，DAC始终引领全球电子设计自动化（EDA）领域的创新与发展，被誉为“芯片设计领域的风向标”，对推动半导体技术、人工智能驱动的设计工具以及高能效计算架构的研究起到了核心推动作用。第62届DAC会议将于2025年6月在美国旧金山举行，本届会议共收到全球投稿逾1800篇，最终录用率仅为23%。
处理器芯片全国重点实验室依托中国科学院计算技术研究所，是中国科学院批准正式启动建设的首批重点实验室之一，并被科技部遴选为首批 20个标杆全国重点实验室，2022年5月开始建设。实验室学术委员会主任为孙凝晖院士，实验室主任为陈云霁研究员。实验室近年来获得了处理器芯片领域首个国家自然科学奖等6项国家级科技奖励；在处理器芯片领域国际顶级会议发表论文的数量长期列居中国第一；在国际上成功开创了深度学习处理器等热门研究方向；直接或间接孵化了总市值数千亿元的国产处理器产业头部企业。
（来源：中国科学院计算技术研究所处理器芯片全国重点实验室）
